采用FPGA器件实现并行侦测多路可变长编码

发布者:admin 发布时间:2019-10-30 04:08 浏览次数:

  可变长编码(VLC)是一种无损熵编码,它广泛应用于多媒体信息处理等诸多领域。在H.261/263、MPEG1/2/3等国际标准中,VLC占有重要地位。VLC的基本思想是对一组出现概率各不相同的信源符号,采用不同长度的码字表示,对出现概率高的信源符号采用短码字,对出现概率低的信源符号采用长码字。Huffman编码是一种典型的VLC,其编码码字的平均码长非常接近于数据压缩的理论极限——熵。

  可变长解码(VLD)是VLC的逆过程,它从一组连续的码流中提取出可变长码字,并将之转换为对应的信源符号。由于在VLC过程中,码字之间通常不会加入任何分隔标识,这就造成了在解码过程中识别码字的困难。因此,在VLD过程中,变长码字必须逐一识别,只有码流中居前的码字被识别之后,才能定位后序码字的起始位置,这一点在很大程度上限制了VLD运行的效率。

  本文讨论一种新型的VLD解码结构,它通过并行侦测多路码字,将Buffer中的多个可变长码一次读出,这将极大地提高VLD的吞吐量和执行效率。然后采用FPGA对这种并行VLD算法的结构进行验证,最终得出相应结论。

  由于码流中的可变长码之间具有前向依赖性,因此如何确定可变长码码字在连续码流中的起始位置是VLD的关键所在。传统的VLD解码方案主要为位串行解码方案和位并行解码方案两种。

  在位串行解码方案中,码流逐位送入解码器,解码器通过逐位匹配实现可变长码的解码。这种过程实质上是一种建造Huffman树的反过程,从根节点出发,直至叶子节点为止。由于这种方式采用逐位操作方式,而可变长码的码长又各不相同,使得码字识别所需的运行周期也不相同。在解码长较短的码字时,其解码速度较快,而在解码长较长的码字时,其解码速度较慢。显然,位串行解码方案效率相对较低,解码速度因码字长度不同而不同,无法满足某些对实时性要求较高的应用场合。

  针对位串行解码方案的不足,多种位并行解码方案被提出。位并行解码方案采用并行方式工作,通过对可变长码的码字进行排序(Ordering)、分割(Partitioning)和簇化(Clustering),采用基于逻辑块的匹配模式中其它树的匹配模式来实现。并行解码方案大大提高了可变长码的解码效率,而且可以确何每个运行周期输出一个解码码字,实现稳定的解码输出。在高级的位并行解码方案中,还可以将解码过程分解为若干阶段,引入流水线操作,进一步提高解码效率。

  在传统的VLD解码方案的基础之上,采用并行操作方式,增加硬件资源和相应的控制逻辑,可实现一个运行周期输出多个解码码字,使可变长码的解码效率进一步得到提高。

  由于可变长码长度不同,在解码过程中码字存在前向依赖性。如果采用多路并行操作方式,在所有可能成为可变长码码字的起始位置同时进行预测,然后通过后续控制筛选出合法的码字,就可以对多个可变长码实现同时解码。这就是多符号可变长并行解码方案的基本思想。

  具体说明如下:假设某个信源符号集有K个符号,K个符号所对应的变长码字用Ck=(cok,…,cimk-1)ckl∈{0,1},k=0,…,k-1表示,这些变长码的长度为集合L,其中最长的码长用ln表示,最短的码长用l1表示;具有相同码长的码字最多为dmax个。现采用分页方式重新组织这些可变长码,将具有相同码长的码字存入一个页内,那么易知一个页内最多可能拥有dmax个码字。为了识别一个页内的不同码字,还需要引入页内偏移量,然后采用线性结构将这些页面重新组合。

  对于存储在Buffer中的等待解码的数据码流X,用滑动窗口从中截取前N位,这里的N应当大于或等于可变长码中最长码字的码长,即N≥ln。由于可变长码最短的码长为l1,因此在这N位码流中,最多可包含M=[N/l1]个可变长码。为了表示方便,这里用Wi(i=0,1,…,M-1)表示这M个可变长码。

  虽然,对于W0,其起始位置必然为0;如果W0的码长为L0,那么W1的起始位置则为L0;如果W1的码长为L1,那么W2的起始位置为L0+L1,依此类推。由于在解码开始时,L0的取值无法明确,其可能取值范围是l1≤L0≤Ln,因此每个Wi的可能起始位置分别由一组值组成。

  为了实现并行解码,采用多个可变长码检测单元从所有可能的起始位置同时侦测,一旦W0的码长L0被侦测出,就可以从所有已解码的可能的变长码中找出W1,并确定W1的码长L1,由此W2的起始位置也就得以确定。依此类推,最多可逐次将Wi(i=0,1,…,M-1)个变长码解出。

  每个Wi的解码过程只比Wi-1的解码过程多一个加法操作的延迟,相对于变长码的识别,加法操作的延迟非常的小。当然,如果滑动窗口N的取值过大,每个Wi之间的加法操作的延迟将累加,这将降低解码的整体效率。因此对于滑动窗口N的选择,需要结合实际应用中可变长码编码的特点来权衡。

  设某个待解码流为B={011001111,…}。这里采用长度N=12的滑动窗口进行码流提取,由于变长码的长度从2~8不等,因此每个运动周期至少可以解码出1个码字,最多可解码出6个码字,这6个变长码字可能的起始位置分别为W0:{0};W1:{2,3,4,5,6,7,8};W2:{4,5,6,7,8,9,10};W3:{6,7,8,9,10};W4:{8,9,10};W5:{10}。

  综合起来,可能成为该可变长码起始位置的集合为{0,2,3,4,5,6,7,8,9,10},因此在应用上共需要10个可变长码检测单元并行执行。

  多码字并行解码方法实现的关键在于解码过程的并行性,采用硬件方案实现起来并不难。上例中10个可变长码检测单元可采用经典的位并行解码方案实现,因为位并行解码方案能够保证不同长度码字的输出时间基本相同,为其后的操作带来便利。在本文中,采用基于查找表的方式来实现。

  码字检测单元所检测到的可变长码的码长及页内偏移量(这里采用码字的最右位作为页内偏移量),在识别过程中可能存在没有任何有效码字的情况。为此,增加了一位有效状态位,作为输出是否有效的标志。变长码检测单元CD的结构框图如图1所示。

  由于前一个有效码字Wi-1的码长控制着码字Wi的选取,而对应Wi-1的检测单元Cdi-1输出了Wi-1的码长,因此在实现上可以采用将Cdi-1的输出作为有效码字Wi选取的控制位,它通过控制一个多路选择器MUX,从所有对应可能是Wi起始位置的CD输出中选取有效的输出作为有效码字Wi。在有效字Wi被成功识别后,需要将其码长即Cdi的输出与Cdi-1的输出相加,作为有效码字选择的控制。这些功能通过一个复合的多路复用器-加法器MA实现,多路复用器-加法器MA的结构如图2所示。

  在所有有效码字的起始位置被识别后,根据对应CD单元的输出,即码长信息和页内偏移量,可以通过查表将对应的码长数据转换成相应的信源符号或存储相应信源符号的地址。这些功能由信号转换单元SYMBOL完成。

  为了验证这种这种结构,采用FPGA器件实现它,选择的是一片Xilinx xc2s400e-6ft256器件,其规模为145000门。在这里,采用VHDL语言进行RTL级描述,利用XST进行综合,并在ModelSim5.8中进行仿真。结果验证正确,其仿线所示。

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  信息 MC14555B和MC14556B由互补MOS(CMOS)增强模式器件构成。每个解码器/解复用器有两个选择输入(A和B),一个低电平有效输入(E)和四个互斥输出(Q0,Q1,Q2,Q3)。 MC14555B使所选输出进入“高”状态,MC14556B使所选输出进入“低”状态。通过使用其他MC14555B或MC14556B器件,可以实现扩展解码,如二进制到十六进制(16进制)等。应用包括代码转换,地址解码,存储器选择控制和解复用(使用在数字数据传输系统中启用输入作为数据输入。 所有输入上的二极管保护 高电平有效或低电平有效输出 可扩展 电源电压范围= 3.0 Vdc至18 Vdc 所有缓冲输出 能够在额定温度下驱动两个低功耗TTL负载或一个低功耗肖特基TTL负载范围 无铅封装可用 电路图、引脚图和封装图...

  5B和MC14556B由互补MOS(CMOS)增强模式器件构成。每个解码器/解复用器有两个选择输入(A和B),一个低电平有效输入(E)和四个互斥输出(Q0,Q1,Q2,Q3)。 MC14555B使所选输出进入“高”状态,MC14556B使所选输出进入“低”状态。通过使用其他MC14555B或MC14556B器件,可以实现扩展解码,例如二进制到十六进制(16进制)等。 应用程序包括代码转换,地址解码,存储器选择控制和在数字数据传输系统中解复用(使用启用输入作为数据输入)。 特性 所有输入的二极管保护 高效或低有效输出 可扩展 电源电压范围= 3.0 Vdc至18 Vdc 所有缓冲输出 能力在额定温度范围内驱动两个低功率TTL负载或一个低功耗肖特基TTL负载 Pb - 免费套餐可用 电路图、引脚图和封装图...

  1B BCD至7段锁存器/解码器/驱动器采用单片结构的互补MOS(CMOS)增强型器件和NPN双极性输出驱动器构成。该电路提供4位存储锁存器,8421 BCD至7段解码器和输出驱动能力。灯测试(LTbar),消隐(BIbar)和锁存使能(LE)输入分别用于测试显示,关闭或脉冲调制显示器的亮度,以及存储BCD码。它可以直接或间接地与七段发光二极管(LED),白炽灯,荧光灯,气体放电或液晶读数器一起使用。 应用程序包括仪器(例如,计数器,DVM等)显示驱动程序,计算机/计算器显示驱动程序,驾驶舱显示驱动程序以及各种时钟,手表和计时器用途。 特性 低逻辑电路功耗 高电流源输出(向上)至25毫安) 代码的锁存存储 消隐输入 灯测试规定 读取所有非法输入组合的消隐 灯泡强度调制能力 时间共享(多路复用)设施 电源电压范围= 3.0 V至18 V 能够驱动两个低功耗TTL负载,一个低功耗肖特基TTL Loa d或额定温度范围内的两个HTL负载 芯片复杂度:216个FET或54个等效门 所有输入上的三重二极管保护 这些器件采用无铅封装。此处的规格适用于标准和无铅器件...

  8B解码器的构造使得四个输入上的8421 BCD码提供十进制(十分之一)解码输出,而一个3位二进制输入提供一个解码八进制(八分之一)代码输出D强制为逻辑“0”。通过使用其他MC14028B器件,可以实现扩展解码,例如二进制到十六进制(十六分之一)等。该部分对代码转换,地址解码,存储器选择控制,解复用或读出解码很有用。 特性 所有输入上的二极管保护 电源电压范围= 3.0 Vdc至18 Vdc 能够在额定温度范围内驱动两个低功率TTL负载或一个低功率肖特基TTL负载 正逻辑设计 所有非法输入组合的低输出 与CD4028B类似。 无铅封装可用 电路图、引脚图和封装图...

  9是一款带共用输出使能的1:2解码器。该器件采用先进的CMOS技术制造,实现了超高速度和高输出驱动,同时能在很宽的V CC 工作范围内保持较低的静态功耗。该器件额定工作范围为1.65V至5.5VV CC 。当V CC 为0V时,输出和输出处于高阻抗状态。输入容差电压最高可达5.5 V,且与VCC工作范围无关。 特性 节省空间的SC70 6引线表面贴装封装 超小型MicroPak™无引线封装 超高速:V CC = 5V时,50pF内的t PD = 2.7 ns(典型值) 宽V CC 工作范围:1.65V到5.5V 掉电高阻抗输入/输出 耐过压输入促进5V至3V的转换 专利噪声/电磁干扰(EMI)消减电路已实施 应用 此产品是一般用途,适用于许多不同的应用。 电路图、引脚图和封装图...

  NC7SV19 TinyLogic ULP-A 1:2解码器/解复用器

  9是一款1:2解码器/解复用器,属于飞兆TinyLogic®中的超低功耗A(ULP-A)系列.ULP-A是要求极高速度,高驱动和低功耗的应用的理想选择。此产品设计用于宽低电压工作范围(0.9V到3.6V的V CC ),适合驱动和速度要求高于TinyLogic ULP系列的应用,但NC7SV19专为优化功耗和速度而设计,采用先进的CMOS技术制造,在实现高速运行的同时最佳的低功耗运行特点。 特性 0.9V至3.6VV CC 电源操作范围 V CC 为0.9 V至3.6 V时,耐过压I / O为3.6 V 极高速度t PD 1.5 ns(典型值),2.7V到3.6VV CC 2.0 ns(典型值),2.3V到2.7VV CC 3.0 ns(典型值),1.65V到1.95VV CC 4.0 ns(典型值),1.4V至1.6VV CC 8.0 ns(典型值),1.1V至1.3VV CC 16.0 ns(典型值),0.9 VV CC 断电高阻抗输入和输出 高静态驱动(I OH / I OL )±24 mA @ 3.00VV CC ±18 mA @ 2.30VV CC ±6 mA @ 1.65VV CC ±4 mA @ 1.4VV CC ±2 mA @ 1.1VV CC ±0.1 mA @ 0.9VV CC 使用专有Quiet Series™噪声/电磁干扰...

  9是一款单通道1:2解码器/解复用器,属于飞兆TinyLogic®中的超低功耗(ULP)系列。适用于电池使用寿命至关重要的应用,此产品专为0.9V至3.6VV CC 的V CC 工作范围内的超低功耗而设计。内部电路由最小量的反相器层级组成(包括输出缓冲NC7SP19(适合于较低的驱动需求)设计独特,可优化功率和速度,而且是采用先进的CMOS技术制造,以实现同低最佳的高速操作,同时保持极低的CMOS功耗。 特性 0.9V至3.6VV CC 电源操作范围 V CC 为0.9 V至3.6 V时,耐过压I / O为3.6 V t PD 3.0 ns(典型值),3.0 V至3.6 VV CC 4.0 ns(典型值),2.3 V至2.7 VV CC 5 .0 ns(典型值),1.65 V至1.95 VV CC 7.0 ns(典型值),1.40 V至1.60 VV CC 11.0 ns(典型值),1.10 V至1.30 VV CC 30.0 ns(典型值),0.90VV CC 断电高阻抗输入和输出 静态驱动(I OH / I OL )3.00VV CC 时±2.6 mA,2.30VV CC 时,±2.1 mA,1.65VV CC 时±1.5 mA,1.40VV CC ±1.0 mA,1.10VV CC 时±0.5 mA,0.9VV CC 时±20μA...

  8A是采用硅栅极CMOS技术制造的先进的高速CMOS 3:8解码器。它实现了与等效双极型肖特基TTL相似的高速运行,同时保持了CMOS低功耗。当设备启动后,3个二进制位的选择输入(A 0 ,A 1 和A 2 )决定哪一个输出(O# 0 -O# 7 )将转为低电平。当使能输入E 3 保持低电平或者E# 1 或E# 2 保持高电平时,解码功能被禁用且所有输出转为高电平。提供E 3 ,E# 1 和E# 2 输入以简化串联连接和作为存储器系统的一个地址解码器。保护电路确保不管电源电压如何,0V至7V可施加到输入引脚,输出引脚V CC = 0V。这些电路可防止器件由于电源和输入/输出电压不匹配而受损。此器件可用于连接5V至3V系统和两个电源系统(例如备用电池)。 特性 高速:V CC = 5V时,t PD = 7.6 ns(典型值) 低功耗:T A = 25°C时,I CC =2μA(最大值) 所有输入和输出上都提供掉电保护 引脚和功能与74HCT138兼容 应用 此产品是一般用途,适用于许多不同的应用。 电路图、引脚图和封装图...

  是采用硅栅极CMOS技术制造的先进的高速CMOS 3输入“或非”门。它实现了与等效双极型肖特基TTL相似的高速运行,同时保持了CMOS低功耗。当设备启动后,3个二进制位的选择输入(A 0 ,A 1 和A 2 )决定哪一个输出(O # 0 -O# 7 )将转为低电平。当使能输入E 3 保持低电平或者E# 1 或E# 2 保持高电平时,解码功能被禁用且所有输出转为高电平。提供E 3 ,E# 1 和E# 2 输入以简化串联连接和作为存储器系统的一个地址解码器。输入保护电路确保0V至7V可应用于输入引脚,无需考虑电源电压。此器件可用此连接电压和电压系;“

  特性 高速:T A = 25°C时,t PD = 5.7 ns(典型值) 低功耗:T A = 25°C时,我 CC =2μA(最大值) 高抗噪能力:V NIH = V NIL = 28%V CC (最小值) 所有输入上都提供掉电保护 引脚和功能与74HC138兼容 应用 此产品是一般用途,适用于许多不同的应用。 电路图、引脚图和封装图...

  是采用硅栅极CMOS技术制造的先进的高速CMOS双通道2:4解码器/解多路复用器。它实现了与等效双极型肖特基TTL相似的高速运行,同时保持了CMOS低功耗。有源低电平使能输入能用于门控或用作解多路复用器的数据输入。当使能输入保持为高电平时,所有四个输出均固定为高电平,与其他输入无关。输入保护电路确保0V至7V可应用于输入引脚,无需考虑电源电压。此器件可用于连接5V至3V系统和两个电源系统(例如备用电池)。电路可防止器件因电源和输入电压不匹配而受损。 特性 高速:T A = 25°C时, t PD = 5.0 ns(典型值) 低功耗:T A = 25°C时,I CC =2μA(最大值) 高抗能力:V NIH = V NIL = 28%V CC (最小值) 所有输入上都提供掉电保护 引脚和功能与74HC139兼容 应用 本产品是一般用途,适用于许多不同的应用。 电路图、引脚图和封装图...

  是一款高速1:8解码器/解复用器。此器件特别适合高速双极存储器芯片选择地址解码。只需使用三个LVX138器件,通过多路输入使能就能并行扩展至1:24解码器,或使用四个LVX138器件和一个反相器并行扩展至1:32解码器。 特性 输入电平从5V转换为3V 非常适合低功率/低噪声3.3V应用 保证同步开关噪声电平和动态阈值性能 应用 此产品是一般用途,适用于许多人不同的应用程序。 电路图、引脚图和封装图...

  是一款高速1:8解码器/解复用器。此器件特别适合高速存储器芯片选择地址解码。只需使用三个LCX138器件,通过多路输入使能就能并行扩展至1 :24解码器,或使用四个LCX138器件和一个反相器并行扩展至1:32解码器.74LCX138采用先进的CMOS技术制造,以在实现高速运行的同时保持CMOS低功耗。 特性 5V容许输入电压 提供2.3V到3.6VV CC 规格 6.0 ns t PD 最大值(V CC = 3.3V),10μAII CC 最大值 掉电高阻抗输入和输出 ±24 mA输出驱动(V CC = 3.0V) 实施专利噪声/电磁干扰(EMI)消减电路 闩锁性能超过500毫安 静电放电(ESD)性能:人体模型

  2000V机械模型

  200V 无铅DQFN包 应用 此产品是一般用途,适用于许多人不同的应用程序。 电路图、引脚图和封装图...

  CT139是一款高速双通道1:4解码器/解复用器。该器件包含两个独立解码器,每个解码器接受两个输入,提供四个有互斥低电平有效输出。每个解码器包含一个低电平有效使能输入,可用作4输出解复用器的数据输入。每半个AC / ACT139可用作函数生成器,提供两个变量的全部四个小项。 特性 我 CC 降低了50% 多功能能力 两个完全独立的1 :4解码器 低电平有互斥输出 24 mA输出源电流/灌电流 ACT139具有TTL兼容输入 应用 此产品是一般用途,适用适用于许多不同的应用程序。 电路图、引脚图和封装图...

  CT138是一款高速1:8解码器/解复用器。此器件特别适合高速双极存储器芯片选择地址解码。只需使用三个AC / ACT138器件,通过多路输入使能就能并行扩展至1:24解码器,或使用四个AC / ACT138器件和一个反相器并行扩展至1:32解码器。 特性 我 CC 降低了50% 解复用能力 多路输入使能,实现轻松扩展 低电平有互斥输出 24 mA输出源电流/灌电流 ACT138具有TTL兼容输入 应用 该产品是一般用途,适用于许多不同的应用。 电路图、引脚图和封装图...

  信息AC/ACT138是一款高速1:8解码器/解复用器。 此器件特别适合高速双极存储器芯片选择地址解码。 只需使用三个AC/ACT138器件,通过多路输入使能就能并行扩展至1:24解码器,或使用四个AC/ACT138器件和一个反相器并行扩展至1:32解码器。 I降低了50% 解复用能力 多路输入使能,实现轻松扩展 低电平有互斥输出 24 mA输出源电流/灌电流 ACT138具有TTL兼容输入

  信息AC/ACT139是一款高速双通道1:4解码器/解复用器。 该器件包含两个独立解码器,每个解码器接受两个输入,提供四个有互斥低电平有效输出。 每个解码器包含一个低电平有效使能输入,可用作4输出解复用器的数据输入。 每半个AC/ACT139可用作函数生成器,提供两个变量的全部四个小项。 I降低了50% 多功能能力 两个完全独立的1:4解码器 低电平有互斥输出 24 mA输出源电流/灌电流 ACT139具有TTL兼容输入...

  3B BCD至7段锁存器/解码器/驱动器设计用于液晶读出,采用互补MOS(CMOS)增强模式器件构建。该电路提供4位存储锁存器和8421 BCD至7段解码器和驱动器的功能。该器件能够反转输出组合的逻辑电平。相位(Ph),消隐(BI)和锁存禁用(LD)输入分别用于反转真值表相位,使显示空白并存储BCD码。对于液晶(LC)读数,方波被施加到电路的Ph输入和显示器的电共用背板。电路的输出直接连接到LC读出的段。对于其他类型的读数,如发光二极管(LED),白炽灯,气体放电和荧光读数,本数据表给出了连接图。 应用程序包括仪器(例如,计数器,DVM等)显示驱动程序,计算机/计算器显示驱动程序,驾驶舱显示驱动程序以及各种时钟,手表和计时器用途。 特性 闩锁存储代码 消隐输入 读取所有非法输入组合的消隐 直接LED(共阳极或阴极)驱动能力 电源电压范围= 3.0 V至18 V 能够驱动两个低功率TTL负载,一个低功耗肖特基TTL负载或两个HTL负载超过额定温度范围 CD4056A的引脚替换(引脚7连接到V SS )。 芯片复杂性:207个FET或52个等效门 无铅封装可用 电路图...

  信息 MC14514B和MC14515B是具有锁存输入的4至16线路解码器的两个输出选项。 MC14514B(输出有效高电平选项)在所选输出上显示逻辑“1”,而MC14515B(输出有效低电平选项)在所选输出上显示逻辑“0”。锁存器是R-S型触发器,其保持在选通脉冲从“1”到“0”之前呈现的最后输入数据。 4位锁存器/ 4至16线解码器的这些高和低选项由单通道结构中的N通道和P通道增强模式器件构成。锁存器是RS型触发器,数据在选通输入处入射,解码并在输出端呈现时被允许。这些互补电路主要用于低功耗和/或高噪声的解码应用需要免疫力。 电源电压范围= 3.0 Vdc至18 Vdc 能够在额定温度范围内驱动两个低功率TTL负载或一个低功率肖特基TTL负载 可提供无铅封装 电路图、引脚图和封装图...

  MC14515B 4位透明锁存器/ 4至16线线路解码器的两个输出选项,带有锁存输入。 MC14514B(输出有效高电平选项)在所选输出上显示逻辑“1”,而MC14515B(输出有效低电平选项)在所选输出上显示逻辑“0”。锁存器是R-S型触发器,其保持在选通脉冲从“1”到“0”之前呈现的最后输入数据。 4位锁存器/ 4至16线解码器的这些高和低选项由单通道结构中的N通道和P通道增强模式器件构成。锁存器是RS型触发器,数据在选通信号入射时被接纳,解码并在输出端呈现。 这些互补电路主要用于解码低功耗和/的应用或者需要高抗噪性。 特性 电源电压范围= 3.0 Vdc至18 Vdc 能够在额定温度范围内驱动两个低功率TTL负载或一个低功率肖特基TTL负载 无铅封装可用 电路图、引脚图和封装图...


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